FAEサポート FAEサポート

Service

FAEサポート

FAEによる技術サポート

各分野に精通したFAEと営業担当者が、最善のソリューションを提案します。
当社では、製品化に向けて仕様検討の段階からFAEが参画。半導体メーカーとの密接なリレーションとともに、ハードウェア・ソフトウェア両面からのソリューション提案及び徹底したデザイン活動を行います。
プロジェクトマネージメントはもとより、評価・検証、品質・環境サポート等を組み合わせたFAEサポートをご提供いたします。

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仕入先
1946年の創業以来、仕入先と一体となって、より優れた商品、情報、サービスを世の中にお届けして参りました。また、常に新しい商材を開拓することで、取り扱い製品も拡充して参りました。
緑屋電気
専門技術に精通したエンジニアと営業担当との連携で、お客様の課題に対して最適なソリューションをご提供いたします。また、商品開発設計時のコンサルティングやアフターサービスまで、技術に関するさまざまなご相談にお応えいたします。
お客様
社会の持続的な発展を支える幅広い分野のお客様と真摯に向き合い、課題を共有し、課題解決のために施策の策定及び実行をしていきます。
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ASIC・FPGA受託開発

技術情報やネットワーク、豊富な開発実績を活かして、仕様書からのASIC受託設計開発、お客様とメーカーとのASIC開発インターフェースサポート、FPGA及び評価基板の受託設計など、さまざまなご要望にお応えします。

開発フロー

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開発フロー

ASIC開発概要

ASIC開発概要

  • ASIC回路設計 / サインオフ検証、ベンダへのインターフェース
  • ゲートアレイ、セルベースIC、エンベデッドアレイに対応
  • FPGAでのASIC試作開発作業(XILINX、ALTERA)
  • プリント基板開発/基板組立/完成モジュールの提供
  • 各種設計ツール保有(Cadence社Simulator、Synopsys社論理合成ツール 他)
インターフェースレベル
仕様書 I/F仕様書渡し開発
回路図 I/F図面渡し開発 (回路図 + テストベクタ)
RTL I/FRTL渡し開発(RTL記述(検証済み) + テストベンチ)
FPGA I/FFPGAデータ渡し開発(RTL or 回路図 + テストベクタ or テストベンチ)
ネットリスト I/F仕様書渡し開発(ネットリスト + テスターパターン or VCDファイル)

ASIC開発環境

ASIC開発環境

回路図入力 : Work Veiw(PC版)
Simulator : NC-Verilog,Verilog-XL、ModelSim SE
Debugger : Verdi
Sign Off Tool : VSO(東芝Verilog Sign Off)
論理合成ツール : Design Compiler(論理合成ツール)
解析ツール : Prime Time(静的タイミング解析ツール)
FPGA : ALTERA、XILINX

開発インターフェース

データ / 資料仕様書 I/F回路図 I/FRTL I/Fネットリスト I/F備考
機能概要ブロック図
機能説明
シミュレーション仕様シミュレーション時動作確認項目の説明
論理回路図面ゲートレベルで記した論理検証済のもの
テストデータテストインターフェース言語のパターン、もしくはVCDファイル
RTLソースファイルVerilog-HDL/VHDL形式、論理検証済のもの
テストベンチVerilog-HDL/VHDL形式、論理検証済のもの、検証が可能なもの
RTLsimの出力値ファイル論理検証のためRTLSimとゲートレベルSimの出力値比較
ネットリストVerilog-HDL/VHDL形式、論理検証済のもの
階層ツリー図各設計データの階層位置
テスト設定
クロック情報各設計データの階層位置
内部 / 外部タイミング仕様論理合成 / STAのスクリプト作成用
外部端子配列図各端子に対するバッファタイプも記載
外部出力端子負荷容量情報論理合成 / 実時間動作Simで使用します

開発インターフェース

テストデータ/テストベンチについて

テストデータ/テストベンチについて

以下の2種類のテストデータ/テストベンチが必要になります。

  • 故障検出/機能確認用LSIテスタ評価用のため、データ作成に一部制約条件がございます。
  • 実動作確認用ツール上でのシミュレーション用のためデータ作成における制約条件はございません。

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