服务技术服务
熟悉每个领域的 FAE 和销售人员将提出最佳解
决方案。 FAE 从规格审查阶段开始参与商业化。 除了与半导体制造商的密切关系外，我们还从硬件和软件两方面提出解决方案，并开展彻
底的设计活动。 从项目管理开始，FAE 支持结合了评估和验证、质量和环境支持。
利用技术信息、网络和丰富的开发经验，我们满足各种需求，包括从规范到 ASIC 合同设计开发、客户和制造商之间的 ASIC 开发接口支持以及 FPGA 和评估板的合同设计。
| 规格 I/F | 通过规范进行开发 |
|---|---|
| 原理图 I/F | 按图纸开发（原理图 + 测试矢量） |
| RTL I/F | RTL 传递开发（RTL 描述（已验证） + 测试台） |
| FPGA I/F | FPGA 数据传递开发（RTL 或原理图 + 测试矢量或测试台） |
| 净列表 I/F | 按规范开发（网络列表 + 测试器模式或 VCD 文件） |
原理图输入 ： Work Veiw（P
C版）
Simulator ： NC-Verilog,Verilog-XL、Mod
elSim SE
Debug
ger ： Verdi
Sign Off Tool ： VSO（东芝V
erilog Sign Off）
逻辑合成工具：设计合成工具
分析工具 ：Prime Time（静态时序分析工具）
FPGA ： ALTERA、XILINX
| 数据/材料 | 规格 I/F | 原理图 I/F | RTL I/F | 净列表 I/F | 言论 |
|---|---|---|---|---|---|
| 功能概述框图 | 小的 | – | – | – | – |
| 功能说明 | 小的 | – | – | – | – |
| 仿真规格 | 小的 | – | – | – | 模拟时动作确认项目的说明 |
| 逻辑电路图 | – | 小的 | – | – | 在门级别记录的逻辑验证 |
| 测试数据 | – | 小的 | – | 小的 | 测试接口语言模式或 VCD 文件 |
| RTL 源文件 | – | – | 小的 | – | Verilog-HDL/VHDL格式，逻辑验证 |
| 测试台 | – | – | 小的 | – | Verilog-HDL/VHDL 格式，经过逻辑验证，可验证 |
| RTLsim 输出值文件 | – | – | 小的 | – | RTLSim 和门级 Sim 的输出值比较，用于逻辑验证 |
| 净列表 | – | – | – | 小的 | Verilog-HDL/VHDL格式，逻辑验证 |
| 分层树图 | – | 小的 | 小的 | – | 每个设计数据的分层位置 |
| 测试设置 | – | 小的 | 小的 | 小的 | – |
| 时钟信息 | 小的 | 小的 | 小的 | 小的 | 每个设计数据的分层位置 |
| 内部/外部时序规格 | 小的 | 小的 | 小的 | 小的 | 逻辑合成 / 用于编写 STA 脚本 |
| 外部端子排列图 | 小的 | 小的 | 小的 | 小的 | 还记载了各端子缓冲器类型 |
| 外部输出端子负载电容信息 | 小的 | 小的 | 小的 | 小的 | 用于逻辑合成/实时操作 Sim |
需要两种类型的测试数据/测试台：
如有任何疑问或咨询，请联系
请通过专用表格。
